时序分析

时序约束

建立时间 ：在时钟上升沿的时间前数据必须是稳定的；

保持时间 ：时钟上升沿之后的时间内数据必须是稳定的；

传播延迟 ：时钟上升沿到输出端信号稳定所需要的时间；

污染延迟 ：时钟上升沿到输出端信号开始变化所需要的时间；

如左图所示，对的输入要在之前稳定，因此要满足关系：

如右图所示，在接收数据后要保持时间，这段时间内不能被干扰，因此组合逻辑的输入必须在之后，因此要满足关系：

时钟信号到达各寄存器的时间不同，将定义为两个时钟边沿的间隔。

如左图，由于 CLK2 比 CLK1 早了，因此输入到来要更提前，需满足关系

如右图，CLK2 比 CLK1 晚了，因此前面组合逻辑的输出要再晚一段时间到达，才能保证不干扰本来的数据，需满足关系

注：相反的时钟信号关系不会影响上述的时序约束。

Skew 会改变时钟边沿的顺序，不会改变时钟信号的占空比；时钟抖动会改变时钟信号的占空比。

考虑时钟抖动时，要考虑 “最差的情况”。分析过程与时钟偏移（Clock Skew）相似。