科海拾零

在接收机的捕获模块中，以相关峰高度作为捕获性能的衡量指标，当接收信号的相位与本地码相位对齐时，相关运算的结果会出现较大的相关峰，但如果存在频偏，会导致相关峰高度下降。下面推导相关峰高度与频偏的关系： 设捕获模块的输入信号的一个符号为 ，它被扩展为 个码片，忽略随机时延，即与本地 PN 码相位对齐时，时域表达式为 式中， 表示本地参考信号， 表示离散的加性高斯白噪声， 表示频偏， 表示采样周期。 捕获的输入信号与本地参考信号的相关结果为 忽略噪声项 ，带入上式中得 当 远小于采样率 时， 近似为 当 时，峰值位置 ，零点位置对应 由此可以得出，相关峰随频偏的变化满足 函数，并且当频偏为 的整数倍时，相关峰高度为 ，MATLAB 仿真结果如图所示 在捕获模块频偏搜索的精度选择上，如果以 为步进设置频偏通道，在 的奇数倍时相关峰高度最低，为无频偏位置的 ，性能损失较大，如果以 为步进设置频偏通道，在 的奇数倍时相关峰高度最低，为无频偏位置的 ，性能损失较低，因此，综合捕获性能与资源消耗的考量，选择以 作为频偏搜索精度。

给一段波形加发送时延，可以将其存储到 BRAM IP 核中，读地址比写地址晚响应的延迟采样点数（BRAM 深度足够，即大于延迟采样点数），就达到了延迟的效果。对于常有效的信号波形来说这么做是可以的。但是对于只有在某几个时刻有效的信号来说，仍采用这种办法缓存，BRAM 中存储的大多数数据是无效的，浪费了很多 BRAM 资源。 本文采用的办法是“虚拟”的 RAM，读地址与写地址的关系不变，虚拟的写地址始终累加，虚拟的读地址延迟相应的采样点数。但是数据不写入 RAM 中，而是在数据有效时写入一个寄存器，并且标记对应的虚拟写地址为真实的读地址，当虚拟的读地址为真实读地址时从寄存器中读出数据。（testbench 见附录） 如下图所示，数据 data 只有当 valid 拉高时有效，于是按照上述逻辑对 data 和 valid 信号延迟，当 ...dout_valid 拉高时表示数据延迟了 \(100\) 个采样点。 特别感谢罗老师的耐心细致的讲解！ 附录 123456789101112131415161718192021222324252627282930313233343536373 ...

最久未使用缓存机制 最久未使用(Least Recently Used, LRU)缓存机制，将最近最少使用的内容替换掉。 146. LRU 缓存 利用 哈希表 和 双向链表 实现 LRU 缓存机制，使查找、添加和删除都是 的操作。 待缓存的内容以键值对 key-value 的形式存在，哈希表存储了已经存在于缓存区的内容的 key。双向链表的节点按照访问时间排序，越靠近尾部，越久没有被访问。 读取缓存时，只需要在哈希表中查找是否存在 key，存在则返回对应的 value，同时，这是最新访问的 key-value，就把它移动到链表头部，如果不存在，就将其直接插入到链表头部。 更新缓存时，直接将 key-value 更新到链表头部即可，如果超出缓存区容量，将尾部节点删除。 12345678910111213141516171819202122232425262728293031323334353637383940414243444546474849505152535455565758596061626364656667686970717273#include <unordered ...

Windows 操作系统：Windows 11 Pro 24H2 安装包路径 Java(TM)SE Development Kit 24.0.1(64-bit) IntelliJ IDEA Community Ultimate 2025.1.3 Apache Maven 3.9.10（下载 .zip 文件并解压） 添加环境变量 新建 系统变量： 变量名为 JAVA_HOME，变量值为 C:\Software\Java\jdk-24 变量名为 MAVEN_HOME，变量值为 C:\Software\Java\Maven 系统变量 Path 中添加 C:\Software\Java\jdk-24\bin 和 C:\Software\Java\Maven\bin 添加完成后打开 PowerShell，执行 java --version，显示如下 12345❯ java --versionPicked up JAVA_TOOL_OPTIONS: -Dfile.encoding=UTF-8java 24.0.1 2025-04-15Java(TM) SE Runtime Envi ...

数学原理 设数字域信号为 ，经过中频上变频，DAC 发射信号为 频域表示为 经过射频的上变频，最终发射信号表示为 仿真(MATLAB) 1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465666768697071727374757677787980818283848586878889909192939495close all; clear; clc;%% System Parametersfs = 24.576e3; % 24.576MHzfc = 10; % 10kHzf_if = 50; % 50kHzf_rf1 = 450; % 450kHzf_rf2 = 550; % 550kHzN = 2 ^ 20;t = 0: 1/fs : 500; % 500sf = (-N/2 : N/2-1) * ...

Floyd 判圈法 Floyd 判圈法 利用快慢指针，快指针步进速度为慢指针的两倍，若是链表中存在环，则两个指针一定会相遇，且快指针路程比慢指针路程多圈长度的整数倍。 假设两个指针在 点相遇，则有 快指针： 慢指针： 【LeetCode】141. 环形链表 12345678910111213141516171819202122class Solution {public: static bool hasCycle(ListNode *head) { if (head == nullptr || head->next == nullptr) { return false; } ListNode *low = head; ListNode *fast = head->next; while (fast != nullptr) { if (fast == low) { return true; } ...

抽取与抗混叠 FIR 滤波器 抽取的作用是仅保留每 M 个样本中的 1 个样本，从而降低采样率。 如果要从 抽取到 ，首先需要经过一个低通滤波器，滤除所有高于 的信号，从而满足 Nyquist 采样定理。 MATLAB 仿真程序如下（代码由 Claude Sonnet 4.5 生成） 1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465666768697071727374757677787980818283848586878889909192939495969798991001011021031041051061071081091101111121131141151161171181191201211221231241251261271281291301311321331341351361371381391401411421431441451461471481491501511521531541 ...

同步有限状态机（Finit State Machine, FSM）用于 FPGA 处理具有时间上先后顺序的事件。同步 指的是所有状态转移都在时钟作用下进行，有限 指的是状态有限。 分类 Mealy 型状态机：输出取决于当前状态与输入； Moore 型状态机：输出取决于当前状态，与输入无关； 写法 一段式状态机：一个 always 模块中既描述状态转移，又描述输入和输出；不推荐 二段式状态机：两个 always 模块，一个用同步时序逻辑描述状态转移，另一个用组合逻辑判断转移条件和输出。定义两个状态（现态和次态）；组合逻辑容易产生毛刺，不利于约束，不推荐 三段式状态机：三个 always 模块，一个用同步时序逻辑描述状态转移，一个用组合逻辑判断转移条件，一个用时序逻辑描述状态输出； 123456789101112131415161718192021222324252627282930313233343536373839404142// 1. state 去哪里（时序逻辑）always @(posedge clk) begin if(!rst_n) begin s ...

C 语言中使用 pthread 库进行多线程编程。 创建线程 pthread_t 用于声明线程 ID； 1234567/* Create a new thread, starting with execution of START-ROUTINE getting passed ARG. Creation attributed come from ATTR. The new handle is stored in *NEWTHREAD. */extern int pthread_create (pthread_t *__restrict __newthread, const pthread_attr_t *__restrict __attr, void *(*__start_routine) (void *), void *__restrict __arg) __THROWNL __nonnull ((1, 3)); pthread_create 函数使用线程 ID 创建一个线程，包含四个参数：线程 ID、线程属性、函数指针、参数指针 ...

测试程序见 Euler0525@Wiki/programming/verilog/#信号边沿检测 名称 I/O 说明 clk I 时钟信号 rst_n I （同步）复位 edge_pin I 待检测信号 edge_neg O 边沿 测试程序中的 edge_pin 为待检测边沿的信号，edge_d0 和 edge_d1 分别为延迟信号。 123456789always@(posedge clk) begin if(rst_n == 1'b0) begin edge_d0 <= 1'b1; edge_d1 <= 1'b1; end else begin edge_d0 <= edge_pin; edge_d1 <= edge_d0; endend 为了检测 edge_pin 的边沿，我暂时可以想到以下几种方法（经测试后仅部分可行） 时序逻辑 123456789101112131415always @(posedge clk ) begin if(r ...